电子芯片封装与共封装光学（CPO）技术在现代人工智能时代：综述

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电子芯片封装与共封装光学（CPO）技术在现代人工智能时代：综述

西安电子科技大学杭州研究院

摘要

随着对高性能计算（HPC）、人工智能（AI）以及数据通信和存储需求的不断增长，在过去几十年里，遵循摩尔定律出现了新的芯片技术。当我们进入后摩尔时代，晶体管尺寸正接近其物理极限。先进封装技术，如 3D 芯粒异构集成和共封装光学（CPO），对于进一步提升系统性能变得至关重要。目前，大多数解决方案依赖于硅基技术，这在一定程度上缓解了一些挑战，但仍面临诸如翘曲、凸点可靠性、硅通孔（TSV）和再分布层（RDL）可靠性以及散热等问题。玻璃凭借其卓越的机械、热、电和光学性能，正成为一种有前景的材料来解决这些挑战，尤其是随着飞秒激光技术的发展。本文讨论了传统封装技术和先进封装技术的演变，并阐述了使用玻璃基板和飞秒激光加工进行设计、制造和封装的未来发展方向。

引言

现代高性能计算（HPC）、人工智能（AI）和数据通信系统面临的挑战日益凸显，尤其是在部署了成千上万个CPU和GPU集群的超大规模数据中心，数据传输速率呈指数级增长。从系统的角度来看，当下的关键考量因素包括速度、带宽、功率效率和成本，如图1所示，该图基于OpenAI和博通官方报告的数据 [1,2]。
为应对这些挑战，人们提出了多种方法，包括缩小晶体管特征尺寸、探索新型材料和器件、利用量子信息技术等。随着晶体管尺寸逼近其物理极限，先进封装技术作为一种有效的替代方案应运而生，并在3D芯粒异构集成和共封装光学（CPO）方面取得了快速发展，如图2所示，该图改编自半导体相关网站 [3 - 8]。目前，这些技术大多基于硅材料，硅是半导体行业中极为常见的材料。虽然在某种程度上取得了成功，但仍面临诸多挑战，包括光电协同设计、晶圆翘曲、可靠性和功耗等问题 [9 - 12]。

传统封装技术

常规电子与光电封装技术主要涵盖21世纪之前的时期。在这一阶段，主流技术包括双列直插式封装（DIP）、表面贴装技术（SMT）、球栅阵列封装（BGA）、倒装芯片技术（FC）以及光模块技术，如图3所示。如表1所示，这些技术随着每一代的发展，逐渐提升了集成密度和整体性能。

双列直插式封装（DIP）

双列直插式封装（DIP）是一种常用于集成电路（IC）及其他电子设备的电子元件封装形式。它呈矩形，两侧各有一排平行的引脚（引脚数量通常在4到64个之间）。这些引脚使得DIP能够通过通孔插装技术安装在印刷电路板（PCB）上。

表面贴装技术（SMT）

表面贴装技术（SMT）是一种电子组装方法，它将电子元件直接贴装在印制电路板（PCB）的表面，而非像传统通孔插装技术那样将元件插入PCB的孔中。由于SMT所使用的元件尺寸更小，并且能够将元件贴装在PCB的两面，因此可以实现更小、更紧凑的设计。这项技术具备更快的生产速度、更高的可靠性以及更强的制造自动化能力，使其成为现代电子制造业的主流选择。该工艺通常借助自动贴片机等自动化设备来完成元件的贴装，随后通过回流焊工艺将元件牢固地固定在PCB上。SMT显著缩小了电子设备的体积和成本，同时提升了其性能 [20–22]。

SMT可进一步划分为以下四类：

SOP (Small Outline Package)

小外形封装（SOP）是一种表面贴装型封装，其主体呈矩形或方形。该封装的引脚（管脚）从封装的两侧引出，这些引脚通常被弯成直角，然后焊接在印制电路板（PCB）的表面 [23,24]。

QFN（Quad Flat No - Lead）四方扁平无引脚封装

QFN是一种表面贴装型封装，其显著特征是封装四周有电极触点，但没有传统意义上向外延伸的引脚。这种封装的主体通常为矩形或正方形，底部的电极触点直接与印刷电路板（PCB）接触，通过焊料实现电气连接和机械固定 [25 - 27]。

QFP（Quad Flat Package）四方扁平封装

QFP是一种常见的表面贴装型封装，它与SOP有些相似，但在尺寸和引脚数量上有明显差异。QFP封装通常为方形或矩形，其引脚从封装的四个侧面延伸出来，并以表面贴装的方式焊接到印制电路板（PCB）上 [27,28]。这种设计使得QFP能够在相对较大的封装尺寸内容纳较多的引脚，以满足复杂电路的连接需求。

SOT（Small Outline Transistor）小外形晶体管封装

SOT是一种极为小巧的表面贴装型封装，主要用于晶体管和二极管等分立器件。其显著特征是引脚从封装相对的两侧延伸而出，这种设计便于在印刷电路板（PCB）上进行表面贴装操作 [29,30]。SOT封装凭借其紧凑的尺寸，在空间受限的电子设备中发挥着重要作用。

Ball Grid Array (BGA) 球栅阵列封装

球栅阵列封装（BGA）是一种用于集成电路（IC）的表面贴装型封装技术。其独特之处在于，芯片与印刷电路板（PCB）的连接是通过位于封装底部呈网格状排列的一系列微小焊球来实现的。与传统带有引脚的封装不同，BGA这种直接与PCB相连的方式带来了诸多优势。这些焊球不仅为芯片提供了机械支撑，确保芯片稳固地安装在PCB上，还承担着电气连接的重要功能，使得芯片与PCB之间能够实现高效、稳定的信号传输 [31 - 33]。

倒装芯片（FC）封装

倒装芯片（FC）封装是一种先进的集成电路（IC）安装技术。它将芯片翻转过来，通过微小的焊球（solder bumps 或 micro - bumps）直接与印刷电路板（PCB）相连，摒弃了传统的引线键合（wire bonding）方式。这种直接连接的方式使得芯片与PCB之间的电气连接更为直接和高效。

光模块

在光通信领域，诸如图3b所示的光模块这类传统封装技术已在市场上占据主导地位数十年 [37 - 39]。光模块是光通信系统中的关键组件，它能够实现电信号与光信号之间的转换，从而确保数据能够在光纤网络中实现高速传输。光模块通常由发光器件（如激光二极管或垂直腔面发射激光器（VCSEL））和光探测器件（如光电二极管），以及必要的驱动和接收电子元件组成。

光模块在多种网络应用场景中都有广泛应用，包括数据中心、电信网络以及高速互联网连接等。在这些应用场景里，光模块能够提供可靠的长距离信号传输，且信号传输过程中的损耗极小，同时还能将电磁干扰降至最低。这些光模块通常有多种不同的封装形式可供选择，例如SFP（小型可插拔式）、QSFP（四通道小型可插拔式）和CFP（C型可插拔式），具体采用哪种封装形式取决于通信系统的特定需求。

先进封装技术

进入21世纪以来，半导体封装领域取得了显著进展，众多先进的封装技术相继涌现，以满足日益增长的高性能计算、人工智能以及高速数据通信等应用需求。这些先进封装技术主要包括扇出型封装（FO）、二维（2D）集成、二点五维（2.5D）集成以及三维（3D）集成，它们各自具备独特的技术特点和优势，为提升芯片性能和系统集成度发挥了重要作用。

扇出型封装（Fan - Out Package）

扇出型封装（FO）是一种先进的半导体封装技术。在该技术中，集成电路（IC）被安装在一个面积更大的芯片（die）上。随后，通过特定的工艺将芯片上输入/输出（I/O）焊盘（I/O pads）的电气连接重新分布，使其延伸至围绕封装周边的外部焊球处，最终形成一种类似“扇出”的布局模式。这种独特的布局方式使得扇出型封装在实现较多输入/输出连接数量的同时，能够保持相较于传统封装更小、更紧凑的外形尺寸。

台积电的集成扇出型封装（Integrated Fan-Out, InFO）是扇出型封装（FO）技术的典型代表。其核心技术架构包含两大创新要素：

• 重构晶圆级布线层（RDLs）：通过晶圆级工艺在芯片表面构建多层金属布线层，实现芯片I/O端口的重分布
• 穿透InFO通孔（TIV, Through InFO Via）：垂直贯穿封装结构的导电通孔，用于芯片与PCB间的电气连接

该技术完全摒弃传统引线键合（Wire Bonding）方式，转而采用RDLs和TIV实现芯片与PCB的直接连接，形成图4所示的创新架构。

台积电的 InFO 技术已被应用于苹果的 A 系列处理器以及 DRAM 共同封装中。在这种配置里，DRAM 的顶部凸块通过 TIV（穿透 InFO 通孔）与 RDL（再分布层）相连，而 RDL 又进一步连接至逻辑芯片。此设计在维持出色的热性能和电性能的同时，减少了 PCB 所需的面积。自该技术推出后，还衍生出了多种不同类型的 InFO 封装技术，如 InFO PoP、InFO B、InFO OS、InFO LSI、InFO MS 和 InFO AiP 等 [40 - 42]。

InFO PoP (Integrated Fan-Out Package-on-Package) 是一种 3D 封装解决方案，它将台积电的扇出晶圆级封装（FOWLP）技术与堆叠式堆叠封装（PoP）设计相结合。这种技术能够在单个封装内垂直集成多个芯片，从而节省空间并提升性能。InFO PoP 通常用于高性能移动设备和服务器。在移动设备中，它可以满足设备对高性能和小型化的双重需求；在服务器领域，能够提供强大的计算能力和高效的数据处理性能 [43, 44]。

InFO B（InFO Bump） 是 InFO 封装技术的一种变体，旨在通过在整个扇出结构中集成凸块工艺来进一步提高半导体器件的性能。与传统 InFO 封装相比，其主要区别在于在基板上添加了凸块，从而在芯片和电路板之间创建了更高效的电气连接 [45, 46]。这种改进后的电气连接方式有助于减少信号传输延迟和干扰，提高数据传输速率，进而提升整个半导体器件的性能。

InFO OS (InFO Open Substrate)i是一种先进的封装技术，重点在于将扇出结构与开放基板集成在一起。与传统扇出封装不同的是，InFO OS 具有更大的芯片区域用于扇出结构，这使得它具有更强的通用性和适应性 [47, 48]。更大的芯片区域可以容纳更多的功能模块，为不同应用场景提供了更大的设计灵活性，可满足多样化的市场需求。

InFO LSI (InFO Logic System Integration)是一种专注于在单个芯片或单个封装内集成逻辑和存储功能的封装解决方案。它能够将高性能逻辑芯片与存储芯片相结合 [49, 50]。这种集成方式可以提高数据处理效率，减少数据在不同芯片之间的传输延迟，从而提升整体性能，并降低功耗，对于对性能和功耗要求较高的应用场景具有重要意义。

InFO MS（InFO Multi - Stack）是台积电推出的一款先进的 3D 封装解决方案。它允许在单个封装内堆叠多个芯片，通过将扇出封装技术与多个裸片（die）的垂直堆叠相结合 [51,52]，为对空间和性能要求严苛的应用提供了紧凑且高性能的解决方案。

InFO AiP（InFO Antenna - in - Package）是一种专门的封装解决方案，它将天线集成在封装内部 [53,54]。这种技术对于移动设备以及那些需要将天线作为集成系统一部分的应用来说具有显著优势，能够在紧凑的空间内实现天线功能。

先进二维封装技术解析

先进二维半导体封装是一种前沿技术，旨在提升集成电路（IC）的性能、集成度与效率。在二维封装结构中，多个半导体器件（如芯片或裸片）以平面二维方式排列于单一衬底上，这与芯片垂直堆叠的三维封装形成鲜明对比。该技术具备诸多优势，包括更优的热管理、更低的信号延迟以及更高的互连密度，同时制造工艺相对简单。

先进的2D封装技术通常集成了系统级封装（SiP）特性，将处理器、存储器和电源管理电路等多种元件整合至单一紧凑结构中。如图5所示，这种集成既能缩小整体尺寸，又可提升系统性能。此外，2D封装常针对高频应用（如5G通信系统和AI硬件）进行优化，以满足对速度与可靠性的严苛要求。

这里提供了2D CPO（共封装光学）应用的另一个典型案例。图6展示了台积电(TSMC)于2021年设计的紧凑型通用光子引擎(COUPE) [61]。该技术旨在应对现代计算系统中日益增长的数据流量需求[62-64]。

该技术融合先进光子学与半导体集成方案，为光学互连提供更紧凑、高能效的解决方案。相较于传统电子互连技术，COUPE采用集成光子元件，能以更低功耗实现更高速的数据传输，从而成为下一代高速高带宽应用的关键推动力。

硅/玻璃的2.5D封装

2.5D 封装是一种先进的半导体封装类型，它涉及将多个集成电路（IC）芯片放置在单个中介层上，该中介层作为一个平台，通过高密度互连来连接这些芯片。与传统的 2D 封装不同，在传统 2D 封装中，组件要么堆叠放置，要么并排摆放，彼此之间没有直接通信，而 2.5D 封装允许芯片之间的距离更近，能够通过中介层的密集布线实现芯片之间更快的数据传输。这项技术常用于高性能计算、网络和图形处理等应用领域，因为它在 3D 堆叠的性能优势（如减少信号延迟）和 2D 封装的制造简易性之间实现了平衡。对于多芯片系统而言，2.5D 封装还能提高电源效率、散热性能和可扩展性，使其成为高端服务器、人工智能处理器和系统级封装（SiP）设计等应用的理想选择。2.5D 封装方法使用中介层来连接多个芯片，包括硅光子芯片，有效地提高了互连密度，减小了芯片面积，降低了成本，同时提升了计算效率和通信带宽等性能指标。硅中介层和玻璃中介层在这些应用中都是可行的，硅中介层的基础架构已经相当成熟，而基于玻璃的中介层也在不断发展进步[65–67]。 以下给出了一些基于硅的 2.5D 小芯片封装的典型示例。一个是台积电的晶圆上芯片贴装于基板（CoWoS）技术，如图 7 所示。多个具有不同功能的芯片通过硅中介层中的再分布层（RDL）和硅通孔（TSV）相互连接，实现了超高密度、高性能的封装。这尤其适用于人工智能和超级计算应用[68–71]。另一个是三星的中介层立方体 4（I-Cube4，Interposer Cube 4）技术，如图 8 所示。I-Cube4 是一种先进的 2.5D 硅中介层封装技术，它利用堆叠的方式将多个组件，如存储器和逻辑芯片，集成到一个紧凑且高性能的封装中。作为三星 I-Cube（集成立方体）技术的第四代产品，I-Cube4 提供了更高的带宽、更低的延迟以及节能的性能表现，使其成为高性能计算、人工智能和数据密集型应用的理想选择。通过缩短堆叠芯片之间的数据传输距离，I-Cube4 实现了更快的处理速度和更高效的功耗，满足了现代数据中心、人工智能加速器和其他前沿计算系统的需求[72–74]。

台积电的 CoWoS-S 技术和三星的 I-Cube4 技术都代表了先进的封装解决方案，但在提升性能和集成度方面采用了不同的方法。台积电的 CoWoS-S 以 2.5D 配置集成多个芯片，利用硅中介层将高带宽存储器（HBM）连接到逻辑芯片，提供低延迟和高带宽的高性能计算。该技术支持异构集成，能够以紧凑的形式将不同类型的芯片（如 CPU、GPU 和存储器）组合在一起。CoWoS-S 还注重高密度互连以及针对大规模数据中心和人工智能应用的高效散热。

相比之下，三星的 I-Cube4 建立在其先前的 I-Cube 技术基础之上，侧重于使用先进的中介层堆叠逻辑芯片和存储器芯片，实现更高的集成密度和更快的数据传输速度。I-Cube4 也将高带宽存储器与逻辑芯片相结合，但其中介层设计支持更高水平的定制化和芯片集成。

虽然这两种技术都面向高性能计算和人工智能等类似市场，但三星的 I-Cube4 旨在支持更高的集成密度和带宽，使其适用于需要极致性能的前沿应用，如人工智能加速器和网络系统。这两项创新都推动了 2.5D 封装技术的发展，但三星的解决方案更倾向于强调更高的互连可扩展性。

另一个例子是共封装光学（CPO），其中光子集成电路（PICs）和电子集成电路（EICs）通过硅或玻璃中介层相互连接。2.5D CPO 技术是一种创新的封装技术，它将光学和电子组件集成在单个封装中，以提升数据中心和电信基础设施等高速、高带宽系统的性能。在 CPO 设计中，包括光源（激光器）和探测器在内的光收发器与电子芯片一起放置在同一个硅中介层上，形成一个紧密集成的系统。这种集成减少了对外部光电转换的需求，显著提高了电源效率、信号完整性和整体系统带宽。CPO 利用了 2.5D 封装的优势，即光学和电子组件通过中介层上的高密度互连进行通信，最大限度地缩短了信号路径的长度并降低了其复杂性。因此，CPO 非常适合应对现代高性能计算环境中扩展数据传输速度和降低功耗的挑战，为超大规模网络中对光互连日益增长的需求提供了一个有前景的解决方案。

这里给出了一些基于硅和玻璃的 2.5D CPO 的典型示例。图 9 展示了中国科学院微电子研究所（IME）设计的一种基于硅的 CPO。在这种封装中，光子集成电路（PIC）和电子集成电路（EIC）通过硅通孔（TSVs）和三层再分布层（RDLs）连接。再分布层的线宽和间距可以小于 10 微米，因此可以实现超高密度互连和更小的封装尺寸 [61]。另一个例子是美国康宁公司设计的玻璃基板 CPO，如图 10 所示。在该设计中，小芯片通过单面蚀刻腔内的细线铜电线路径相互连接。光子集成电路（PIC）通过利用离子交换（IOX）技术制造的玻璃波导与光纤相连。这些都能显著提升整体性能 [75,76]。

硅/玻璃的3D封装

为了进一步提升整个芯片系统的性能，3D 集成技术应运而生。3D 封装是一种先进的半导体封装技术，在这种技术中，多个集成电路（IC）芯片被垂直堆叠在单个封装内，芯片之间通过垂直互连进行连接，比如硅通孔（TSVs）、玻璃通孔（TGVs）或微凸点。这种垂直堆叠在显著减小芯片占用空间的同时，还通过缩短芯片之间信号传输的距离提升了性能，从而实现了更快的数据交换和更低的功耗。
这种 3D 封装非常适合对性能要求较高的应用场景，如处理器、存储器以及高带宽数据系统等。因为与传统的 2D 封装相比，它能提供更高的集成密度、更低的延迟以及更好的热管理性能。此外，3D 封装可以将不同类型的集成电路，如逻辑芯片、存储芯片和电源管理芯片等，整合到一个紧凑的单元中，从而实现更高效、更强大的系统设计。这项技术在高性能计算、人工智能和移动设备等领域尤其具有优势，因为在这些领域中，尺寸、速度和能源效率至关重要 [77–82]。
3D 电气芯片堆叠的一个典型例子是英特尔的 Foveros 技术，如图 11 所示，在该技术中，各种不同工艺类型的知识产权（IP）芯片通过硅通孔和凸点直接堆叠在一起。它无需复杂的设计，并且显著缩短了产品推向市场的时间。Foveros 技术已应用于 MAX 系列图形处理器（GPU）上，这也是英特尔首次将超级计算 GPU 应用于机器学习和人工智能领域。另一个例子是三星的 X-Cube 技术，如图 12 所示。X-Cube 技术旨在为复杂的半导体应用提供高性能集成方案。它采用了先进的 3D 堆叠架构，将多个逻辑芯片和存储芯片整合到单个紧凑的封装中。X-Cube 技术集成了先进的中介层和垂直互连结构，可提供更高的带宽、更低的功耗以及更好的热管理性能。
通过堆叠多个芯片并对它们进行高效互连，X-Cube 技术为需要高计算能力的应用（如人工智能、数据中心和高性能计算）实现了卓越的性能表现。该技术针对可扩展性进行了优化，能够实现更高的集成密度，并支持异构集成，使得不同类型的芯片（如中央处理器（CPUs）、图形处理器（GPUs）和存储芯片）可以在一个统一的系统中协同工作。三星的 X-Cube 技术代表了 3D 封装领域的一大飞跃，为下一代计算和通信技术提供了创新的解决方案 [83–85]。

英特尔的 Foveros 技术旨在以紧凑的形式集成多个芯片以提升性能。Foveros 采用芯片堆叠的方式，重点在于对逻辑芯片和存储芯片进行垂直互连，从而提高带宽和电源效率。它支持异构集成，可以将不同类型的芯片（如 CPU 和存储芯片）组合在一起。三星的 X-Cube 技术同样采用了 3D 堆叠和垂直互连结构，但侧重于优化热管理、降低功耗，并支持人工智能和数据中心等高性能应用场景。

英特尔的 Foveros 技术和三星的 X-Cube 技术都是先进的 3D 封装技术，旨在以紧凑的形式集成多个芯片以提升性能。Foveros 采用芯片堆叠的方法，重点在于垂直互连逻辑芯片和存储芯片，从而提高带宽和电源效率。它支持异构集成，能够将不同类型的芯片（如 CPU 和存储芯片）组合在一起。三星的 X-Cube 技术也采用了 3D 堆叠和垂直互连结构，但侧重于优化热管理、降低功耗，并支持人工智能和数据中心等高性能应用。这两种技术都致力于实现更高的性能和集成密度，但 X-Cube 技术比 Foveros 技术更强调热优化。

3D 共封装光学（CPO）技术是一种先进的封装技术，它将诸如激光器、光电探测器和调制器等光学组件，以 3D 堆叠的方式直接集成在与电子芯片相同的封装内。这种集成方式能够利用光互连实现高速数据传输，同时使电子元件和光学元件在同一基板或中介层上紧密耦合。3D 堆叠实现了紧凑的外形尺寸，且信号损耗和功耗极低，因为光学和电子组件通过短距离的直接连接进行通信。通过将光学元件和电子元件共封装，CPO 技术消除了对外部光电转换的需求，提高了效率和带宽，并解决了数据中心、电信和人工智能系统等高性能应用中的挑战，在这些应用中，需要快速且高效地传输大量数据。这项技术对于下一代高速光互连至关重要，它降低了大规模系统中芯片间通信的延迟和功耗。

一个例子是博通（Broadcom）的 3D 硅基 CPO，如图 13 所示。光子集成电路（PIC）以倒装芯片的方式放置在电子集成电路（EIC）上方，EIC 通过基板与交换专用集成电路（ASIC）相连。在这个应用中，总共采用了四个 CPO 封装，能够支持 12.8 太比特每秒（Tb/s）的带宽。采用这种配置，功耗和成本降低了 40%

对于 3D 玻璃基 CPO 集成，英特尔已宣布将其应用于下一代大功率处理器，这非常有前景。英特尔正朝着在 2030 年前在单个封装上实现 1 万亿个晶体管的目标迈进，其在包括玻璃基板在内的先进封装领域的持续创新将有助于实现这一目标 [86]。如参考文献 [86] 第 6 章图 6.25 所示，电子集成电路（EIC）、光子集成电路（PIC）和玻璃基板垂直堆叠，交换专用集成电路（ASIC）位于一侧，并且有一个非芯片玻璃波导连接到封装外的光纤。

表 2 展示了各种先进封装技术的综合性能比较。

未来展望

随着微纳电子技术的不断发展，摩尔定律已遇到了其物理极限；因此，正如我们在前文中所讨论的那样，半导体行业已转向先进封装技术来解决这些瓶颈问题。时至今日，虽然已经取得了大量的成果，但仍然存在许多问题和挑战，例如电子-光子协同仿真、先进制造技术、硅通孔（TSV）、玻璃通孔（TGV）、再分布层（RDL）的可靠性以及成品率问题等等。希望我们未来的研究将有助于解决这些问题。 我们未来的努力方向将集中在基于玻璃的2.5D和3D先进小芯片、共封装光学（CPO）技术，以及其他相关领域，比如光子集成电路（PICs）和使用飞秒激光源技术的量子芯片。飞秒激光器因其能够与物质进行非线性相互作用而被广泛应用，在多光子显微镜、高精度微加工和材料处理等领域创造了新颖的应用。它们能够加工包括金属、玻璃、聚合物和生物组织在内的各种材料，这使得它们成为众多行业中用途广泛的工具。飞秒激光器的最小热影响区和高精度特性使得能够制造出具有极其精细细节的复杂结构，这些结构通常处于微米或亚微米级别。然而，这些激光器需要专门的设备，并且与传统激光系统相比，其技术在操作上往往更加昂贵和复杂。尽管存在这些挑战，但飞秒激光器在研究、医疗和工业应用中仍然是一项关键技术，在这些领域中，精度和最小热影响至关重要。玻璃小芯片封装和共封装光学（CPO）技术尤其需要这些特性[87,88]。 从表3中所示的优异性能来看，基于玻璃的CPO产品在不久的将来应用于拥有大量CPU和GPU的超大规模数据中心方面非常有前景，而这些CPU和GPU对于现代高性能计算（HPC）和人工智能（AI）系统至关重要。基于玻璃的共封装光学（CPO）技术代表了数据中心网络领域的一次变革性转变，有望为不断增长的对速度、带宽和能源效率的需求提供解决方案。通过将光学和电子组件直接集成在玻璃基板上，这项技术有望显著提升数据中心的性能和可扩展性，为下一代高性能计算、人工智能和基于云的应用提供支持。尽管在成本和制造方面仍然存在挑战，但对于数据中心运营商来说，长期效益是极具吸引力的，尤其是随着数据流量的持续增加，以及对超低延迟和高速连接的需求不断上升，而这些需求是前文提到的摩尔定律和基于硅的CPO技术所无法满足的。

其他重要的基于玻璃的应用和产品是光子集成电路（PICs）和量子集成电路（ICs），它们是未来超高速光通信和量子信息技术的关键组件。集成光子电路的生产是一个成熟且不断扩展的领域，通常会利用与互补金属氧化物半导体（CMOS）兼容的工艺，以便从现有的微纳电子设备中获益，从而能够以具有成本效益的方式在硅或氮化硅等材料上进行大规模生产。然而，实际上，硅光子学中的所有无源器件都可以在玻璃材料上实现，与硅或氮化硅相比，玻璃材料有望实现低得多的传播损耗 [89,90]。 量子技术旨在彻底改变我们处理和传输数据的方式，其中构建一个可扩展的量子计算系统被视为最终目标。这一目标的驱动力在于其解决复杂问题的潜力，例如为药物研发模拟特定的化学反应，以及从众多相同玻色子通过多模线性干涉仪的分布概率中进行采样，这一挑战被称为玻色子采样，是当前计算机无法处理的。一个量子计算芯片可以通过输入和输出光子模式之间的酉变换矩阵来实现，甚至在运行时用户也可以对其重新编程。该矩阵旨在通过热光移相器实现任意的光学操作，而热光移相器可以在玻璃基板上制造，利用飞秒激光源将玻璃基板作为光波导。随着量子技术的不断发展，基于玻璃的量子芯片很可能在开发更强大且可扩展的量子计算机过程中发挥重要作用。将玻璃光学器件与其他量子组件（如超导量子比特或囚禁离子）集成的能力，可能会产生结合多种量子技术优势的混合系统。随着量子材料、制造技术和纠错算法的不断进步，基于玻璃的量子芯片不仅有可能彻底改变计算领域，还有可能改变通信、密码学以及其他科学技术领域 [91,92]。 接下来，我们讨论基于玻璃技术的一些关键挑战。从设计角度来看，电子学和光子学的协同仿真是共封装光学（CPO）大规模生产的关键要素。学术界已经发表了许多关于电光协同仿真的成果。许多商业电子设计自动化（EDA）软件，如Cadence和Ansys Lumerical，也可用于进行高效的仿真。在我们未来的工作中，我们将基于带有玻璃波导阵列和铜细线布线的玻璃中介层进行电子-光子协同仿真。光子器件将使用Verilog-A或SPICE语言进行建模，这些模型可以与电路一起进行仿真。典型的链路仿真设置将如图14所示 [93,94]。

从加工的角度来看，制造高质量、模式精确可控的光波导以及玻璃通孔（TGV），是共封装光学（CPO）、光子集成电路（PICs）和量子集成电路（QICs）成功应用的关键因素。在我们未来的工作中，我们将采用飞秒激光源，直接在玻璃表面以及玻璃内部制造玻璃通孔（TGV）和作为电互连线的细线布线。 为了制作光互连和光器件，我们还将采用飞秒激光技术，直接在玻璃中进行写入操作，以生成高密度、高质量的玻璃光波导以及其他相关结构。制作光波导的另一种方法是如参考文献[30]中提到的离子交换（IOX）法。一些玻璃光波导阵列样品如图15所示[95-97]，玻璃通孔（TGV）和金属线路的工艺流程及样品如图16所示 。

总结

进入后摩尔时代，随着超级计算、人工智能以及超大规模数据通信的迅速发展，先进封装技术已被视为半导体行业中进一步提升多芯片系统性能的最重要方法。在过去的几十年里，该领域已取得了重要进展；与此同时，仍然存在一些挑战，如电子与光子的协同仿真、先进制造技术、可靠性问题以及功耗等方面。在本文中，我们回顾了传统封装技术和先进封装技术，并指出了基于玻璃基板的未来研究方向。玻璃基板是一种性能优越的材料，有望在小芯片、共封装光学（CPO）以及光子集成电路（PIC）和量子集成电路（QIC）等其他相关领域的应用中提升整体系统性能。