REF: Silicon Photonics Platform for Next Generation Data Communication Technologies， TSMC，2024
摘要
台积电开发了一种先进的硅光子代工平台，以满足下一代数据通信应用日益增长的需求。本文概述了该平台及其关键光子器件的性能。
背景介绍
大规模数据中心、芯片系统和高性能计算（HPC）系统中的数据流量呈指数增长，这主要受到云计算和人工智能（AI）需求增加的推动。铜基电互连已不能再满足这些挑战，正逐渐被硅光子（SiPh）平台所取代，因为后者在可扩展性、传输带宽、能效和低误码率方面具有显著优势。我们利用300毫米代工技术开发了一种光子引擎平台。该平台利用最先进的加工能力，结合了为光子集成电路（PIC）（N65及更高）和电集成电路（EIC）（N7及更高）量身定制的工艺节点的最先进功能。通过紧凑型通用光子引擎（COUPE）或芯片-晶圆-基板（CoWoS）封装，实现了PIC和EIC的异质集成。本文重点介绍PIC平台的开发，包括先进的制造工艺、工艺均匀性控制、测试和可靠性能力，以及器件设计和优化。我们还将详细讨论工艺开发套件（PDK）及其器件库。
实现光子集成电路的技术
COUPE 集成技术
在COUPE中，一个垂直O波段光栅耦合器（GC）与嵌入式微透镜集成，以实现到光子集成电路（PIC）的光纤阵列单元（FAU）总体耦合损耗为0.3dB，同时，当从外部光纤耦合入光时，保持对准公差在±10μm以内。通过集成芯片系统（SoIC）（图1a）将PIC和EIC电连接，旨在减少来自铜迹线的总体功率损失和信号退化。光子引擎的一个宽带边缘耦合版本也已实现（图1b）。我们计划在2025年启用COUPE用于小尺寸可插拔（SFP），之后于2026年集成到封装中作为共封装光学器件（CPO）。
光子集成电路制造工艺
台积电的硅光子（SiPh）平台基于先进的CMOS工艺技术，使用300毫米绝缘体上硅（SOI）晶圆制造操作。该平台结合成熟的65nm CMOS技术与先进的光刻和刻蚀技术来定义关键的光子集成电路（PIC）层和结构。光学邻近修正算法被用于补偿光刻、沉积和刻蚀工艺中的变化。在晶圆内（WiW）和晶圆对晶圆（WtW）工艺中，可实现2nm（3σ）内的关键尺寸（CD）变化。离子植入和锗选择性外延被用于制造诸如PIN光电二极管、相位移器和调制器等有源器件。采用带有钨接触的六金属层后端工艺（BEOL）来连接有源器件。图2展示了一些制造的器件。
自动化测试和可靠性能力
全面自动化的电/光晶圆验收测试（EWAT/OWAT）被用于跟踪器件在晶圆工艺过程中的整体健康和性能，并在工艺和器件性能之间建立持续反馈回路（如图3所示）。采用基于梯度下降的对准和特定器件测试条件优化，以尽量减少整体测试周期时间。仅电测试的关键参数包括离子植入电阻、光电探测器暗电流、加热器电阻、后端工艺（BEOL）电阻，以及调制器和光电探测器的电阻/电容（RC）常数。OWAT测试参数包括被动和主动器件，并结合电光/光电测量。可以监测波导（WG）传播损耗、分束器不平衡、插入损耗，以及主动器件的调制行为。对于晶圆级可靠性验证，硅光子器件需要经过温度、光功率和偏压循环、高温储存、温湿度偏置测试等各种应力测试。
关键尺寸（CD）均匀性监控和改进
硅与氧化物之间的高折射率对比使硅光子器件缩小到亚微米级别，但也使其更容易受到制造过程中引起的尺寸变化的影响，因此需要严格的关键尺寸（CD）控制。例如，根据模拟和测量数据，线宽（CD）、刻蚀深度或厚度的1nm变化会导致微环的衰减波长或光栅耦合器的峰值耦合波长产生0.5-2nm的波长偏移。虽然可以通过集成加热器热调谐微环的衰减波长，但随着波长变化增加，会产生加热器功耗和温度可靠性风险。制造工艺引起的尺寸变化需要被控制在几纳米以内，以降低风险并控制整体器件性能。图4和表1显示了使用先进工艺工具的SPGC/MRR器件工艺和性能指标的晶圆内（WiW）变异性，表明MRR/SPGC波长3σ为1.44nm/1.32nm WiW。还将实施先进工艺控制以缩小晶圆对晶圆（WtW）变异，目标是在晶圆内和晶圆对晶圆中实现CD和深度3σ小于2nm。
工艺设计套件（PDK）
我们开发了一种工艺设计套件（PDK），其中包含一个全面的O波段光子器件库，具有参数化单元（p-cell），并在25-105°C的范围内提供相应的s参数模型。提供了包括电压/频率依赖性的RC特性，以便设计者进行调制响应和眼图建模。对于高光功率操作的有源器件，考虑了由自由载流子吸收和双光子吸收引起的自发热行为。还对光电流引起的RC和调制响应的影响进行了建模。PDK中包含版图设计规则检查、端口连接错误验证和Verilog-A电路设计支持。图5总结了PDK器件库中的器件，接下来的两个部分将讨论一些关键器件。
无源器件
硅基无源器件
通过模拟、实验验证和工艺优化的迭代，PDK提供了一套稳健的高带宽和低损耗的波导（WG）、光栅耦合器（GC）、边缘耦合器（EC）、多模干涉仪（MMI）和方向耦合器（DC），适用于1290-1330 nm的波长范围。这为设计者提供了高效且精确的控制，从而能够从一系列外部输入源和方案中进行光的耦合、分光和合并。例如，硅单模和多模肋波导的传播损耗分别为0.67 dB/cm和0.20 dB/cm。图6a展示了一种最小化反射引起的波动的渐变MMI设计。图6b展示了SPGC最佳点优化的模拟结果，图6c展示了实验测量的具有不同目标峰值波长的SPGC设计的光谱。而图6d展示了PSGC的硅结果。
氮化硅器件
硅氮化物因其宽带宽、极小的温度依赖性、低光学损耗以及对光功率的高耐受性，而成为开发高性能光子集成电路（PIC）的优选替代材料。采用低温（<400°C）等离子体增强化学气相沉积（PECVD）以及对硅氮化物波导中化学键的精确控制，开发出一个氮化物波导平台，具有单模波导在λ=1310nm时的传播损耗为0.21dB/cm，以及多模波导的损耗为0.14dB/cm。展示了一种硅氮化物边缘耦合器，在λ=1270-1330nm时，其插入损耗为1.2dB，偏振相关损耗（PDL）为0.18dB。
有源器件
微环调制器
MRM与MZM相比，具有占位面积小和功耗低的优点。然而，由于自热效应，MRM本质上对制造工艺的变化和温度升高更加敏感。这些变化对热波长调谐范围的影响可以通过严格的CD均匀性控制来最小化。通过优化散热器设计，进一步减少自热引起的温度升高。通过调整掺杂和其他设计修改，可以调节调制效率和速度等关键性能参数，以满足不同产品的要求[7, 8]。图7a显示了一个设计用于最大化调制效率的5μm半径环在不同偏置电压下的光谱偏移，而图7b显示了另一个设计用于高速调制的S21带宽测量结果（6dB/4dB插损下为63GHz/76GHz）。
锗光电探测器 (PD)
这里展示了具有高响应度、高3dB光电带宽和低暗电流的锗光电探测器（PD）。晶圆级数据（图8a）显示在输入功率为5mW的情况下，光波导中的响应度接近1A/W。晶圆上的暗电流中值在-1.5V时为4.5nA（图8b）。展示的3dB光电带宽在光电流为200uA时为110GHz（图8c）（->光功率 -7 dBm），在1mA时超过50GHz（->光功率 0 dBm）。
双环谐振腔
这里展示了由两个对称的圆形硅光波导组成的双微环谐振器（DMRR），并集成了加热器。WiW（波导内波导）共振波长的变化（1σ）可以控制在0.7 nm以内。图9展示了具有200GHz信道间隔的16个DMRR的光谱。
结论
本研究展示了一个先进的硅光子代工平台，配有最先进的PDK（工艺设计套件）。通过先进的工艺能力、自动化在线测试和可靠性协议、工艺均一性和变化控制，该平台旨在革新未来的数据通信技术和发展。